為什么要進(jìn)行芯片測(cè)試?芯片測(cè)試在什么環(huán)節(jié)進(jìn)行?
2024-11-29 16:05:07 點(diǎn)擊：
為什么要進(jìn)行芯片測(cè)試?
芯片測(cè)試是一個(gè)比較大的問題，直接貫穿整個(gè)芯片設(shè)計(jì)與量產(chǎn)的過程中。首先芯片fail可以是下面幾個(gè)方面：
功能fail，某個(gè)功能點(diǎn)點(diǎn)沒有實(shí)現(xiàn)，這往往是設(shè)計(jì)上導(dǎo)致的，通常是在設(shè)計(jì)階段前仿真來對(duì)功能進(jìn)行驗(yàn)證來保證，所以通常設(shè)計(jì)一塊芯片，仿真驗(yàn)證會(huì)占用大約80%的時(shí)間。
性能fail，某個(gè)性能指標(biāo)要求沒有過關(guān)，比如2G的cpu只能跑到1.5G，數(shù)模轉(zhuǎn)換器在要求的轉(zhuǎn)換速度和帶寬的條件下有效位數(shù)enob要達(dá)到12位，卻只有10位，以及l(fā)na的noise figure指標(biāo)不達(dá)標(biāo)等等。這種問題通常是由兩方面的問題導(dǎo)致的，一個(gè)是前期在設(shè)計(jì)系統(tǒng)時(shí)就沒做足余量，一個(gè)就是物理實(shí)現(xiàn)版圖太爛。這類問題通常是用后仿真來進(jìn)行驗(yàn)證的。
生產(chǎn)導(dǎo)致的fail。這個(gè)問題出現(xiàn)的原因就要提到單晶硅的生產(chǎn)了。學(xué)過半導(dǎo)體物理的都知道單晶硅是規(guī)整的面心立方結(jié)構(gòu)，它有好幾個(gè)晶向，通常我們生長(zhǎng)單晶是是按照111晶向進(jìn)行提拉生長(zhǎng)。但是由于各種外界因素，比如溫度，提拉速度，以及量子力學(xué)的各種隨機(jī)性，導(dǎo)致生長(zhǎng)過程中會(huì)出現(xiàn)錯(cuò)位，這個(gè)就稱為缺陷。
缺陷產(chǎn)生還有一個(gè)原因就是離子注入導(dǎo)致的，即使退火也未能校正過來的非規(guī)整結(jié)構(gòu)。這些存在于半導(dǎo)體中的問題，會(huì)導(dǎo)致器件的失效，進(jìn)而影響整個(gè)芯片。所以為了在生產(chǎn)后能夠揪出失效或者半失效的芯片，就會(huì)在設(shè)計(jì)時(shí)加入專門的測(cè)試電路，比如模擬里面的testmux，數(shù)字里面的scan chain（測(cè)邏輯），mbist（測(cè)存儲(chǔ)），boundry scan（測(cè)io及binding），來保證交付到客戶手上的都是ok的芯片。而那些失效或半失效的產(chǎn)品要么廢棄，要么進(jìn)行閹割后以低端產(chǎn)品賣出。這些芯片fail要被檢測(cè)出來，就必須要進(jìn)行芯片測(cè)試了。
芯片測(cè)試在什么環(huán)節(jié)進(jìn)行?
DFT簡(jiǎn)而言之，DFT就是通過某種方法間接觀察內(nèi)部信號(hào)的情況，例如scan chain之類。然后通過特定的測(cè)試儀器來測(cè)試——這種儀器不是簡(jiǎn)單的示波器，它要能產(chǎn)生各種測(cè)試波形并檢測(cè)輸出，所以一套平臺(tái)大概要上百萬。而且這些DFT比較適合于小芯片，大芯片像CPU之類的還會(huì)使用內(nèi)建自測(cè)試（built-in self test），讓芯片自己在上電后可以執(zhí)行測(cè)試，這樣就大大減小了測(cè)試人員的工作量。DFT測(cè)試通過之后，就到正式的芯片測(cè)試環(huán)節(jié)了。 一般是從測(cè)試的對(duì)象上分為WAT、CP、FT三個(gè)階段，簡(jiǎn)單的說, 因?yàn)榉庋b也是有cost的, 為了盡可能的節(jié)約成本, 可能會(huì)在芯片封裝前, 先進(jìn)行一部分的測(cè)試, 以排除掉一些壞掉的芯片. 而為了保證出廠的芯片都是沒問題的, final test也即FT測(cè)試是最后的一道攔截, 也是必須的環(huán)節(jié)。 WAT: Wafer Acceptance Test，是晶圓出廠前對(duì)testkey的測(cè)試。采用標(biāo)準(zhǔn)制程制作的晶圓，在芯片之間的劃片道上會(huì)放上預(yù)先一些特殊的用于專門測(cè)試的圖形叫testkey。這跟芯片本身的功能是沒有關(guān)系的，它的作用是Fab檢測(cè)其工藝上有無波動(dòng)。因?yàn)榇S只負(fù)責(zé)他自己的工作是無誤的，芯片本身性能如何那是設(shè)計(jì)公司的事兒。只要晶圓的WAT測(cè)試是滿足規(guī)格的，晶圓廠基本上就沒有責(zé)任。如果有失效，那就是制造過程出現(xiàn)了問題。 WAT的測(cè)試結(jié)果多用這樣的圖表示:
CP:Circuit Probe，是封裝前晶圓級(jí)別對(duì)芯片測(cè)試。這里就涉及到測(cè)試芯片的基本功能了。不同項(xiàng)目的失效，會(huì)分別以不同顏色表示出來。失效的項(xiàng)目反映的是芯片設(shè)計(jì)的問題。 通過了這兩項(xiàng)后, 晶圓會(huì)被切割. 切割后的芯片按照之前的結(jié)果分類. 只有好的芯片會(huì)被送去封裝廠封裝. 封裝的地點(diǎn)一般就在晶圓廠附近, 這是因?yàn)槲捶庋b的芯片無法長(zhǎng)距離運(yùn)輸. 封裝的類型看客戶的需要, 有的需要球形BGA, 有的需要針腳, 總之這一步很簡(jiǎn)單, 故障也較少. 由于封裝的成功率遠(yuǎn)大于芯片的生產(chǎn)良品率, 因此封裝后不會(huì)測(cè)試. FT:Final test，封裝完成后的測(cè)試，也是最接近實(shí)際使用情況的測(cè)試，會(huì)測(cè)到比CP更多的項(xiàng)目，處理器的不同頻率也是在這里分出來的。這里的失效反應(yīng)封裝工藝上產(chǎn)生的問題，比如芯片打線不好導(dǎo)致的開短路。 FT是工廠的重點(diǎn)，需要大量的機(jī)械和自動(dòng)化設(shè)備。它的目的是把芯片嚴(yán)格分類。以Intel的處理器來舉例，在FinalTest中可能出現(xiàn)這些現(xiàn)象：
雖然通過了WAT，但是芯片仍然是壞的。
封裝損壞。
芯片部分損壞。比如CPU有2個(gè)核心損壞，或者GPU損壞，或者顯示接口損壞等。
芯片是好的，沒有故障。
那這里的FinalTest該怎樣做?
以處理器舉例，F(xiàn)inalTest可以分成兩個(gè)步驟：
自動(dòng)測(cè)試設(shè)備(ATE)
系統(tǒng)級(jí)別測(cè)試(SLT)
ATE負(fù)責(zé)的項(xiàng)目非常之多，而且有很強(qiáng)的邏輯關(guān)聯(lián)性。測(cè)試必須按順序進(jìn)行，針對(duì)前列的測(cè)試結(jié)果，后列的測(cè)試項(xiàng)目可能會(huì)被跳過。這些項(xiàng)目的內(nèi)容屬于公司機(jī)密，比如電源檢測(cè)，管腳DC檢測(cè)，測(cè)試邏輯(一般是JTAG)檢測(cè)，burn-in，物理連接PHY檢測(cè)，IP內(nèi)部檢測(cè)(包括Scan，BIST，F(xiàn)unction等)，IP的IO檢測(cè)(比如DDR，SATA，PLL，PCIE，Display等)，輔助功能檢測(cè)(比如熱力學(xué)特性，熔斷等)。SLT在邏輯上則簡(jiǎn)單一些，把芯片安裝到主板上，配置好內(nèi)存，外設(shè)，啟動(dòng)一個(gè)操作系統(tǒng)，然后用軟件烤機(jī)測(cè)試，記錄結(jié)果并比較。另外還要檢測(cè)BIOS相關(guān)項(xiàng)等。
WAT與FT比較
WAT需要標(biāo)注出測(cè)試未通過的裸片（die），只需要封裝測(cè)試通過的die。
FT是測(cè)試已經(jīng)封裝好的芯片（chip），不合格品檢出。WAT和FT很多項(xiàng)目是重復(fù)的，F(xiàn)T多一些功能性測(cè)試。WAT需要探針接觸測(cè)試點(diǎn)（pad）。測(cè)試的項(xiàng)目大體有：
開短路測(cè)試（Continuity Test）
漏電流測(cè)試（Stress Current Test）
數(shù)字引腳測(cè)試（輸入電流電壓、輸出電流電壓）
交流測(cè)試（scan test）功能性測(cè)試
具體芯片測(cè)試項(xiàng)目流程如下
接到客戶的芯片資料，通常是正在開發(fā)的芯片，資料嚴(yán)格保密，有時(shí)候芯片還在design階段就會(huì)開始聯(lián)系合作的測(cè)試公司開始準(zhǔn)備測(cè)試項(xiàng)目，以縮短整個(gè)開發(fā)周期；根據(jù)芯片資料設(shè)計(jì)測(cè)試方案（test plan），這個(gè)過程經(jīng)常會(huì)有芯片功能或者邏輯不明確的地方，所以需要與設(shè)計(jì)工程師反復(fù)溝通review。根據(jù)測(cè)試方案需要設(shè)計(jì)硬件接口電路板（DIB：Device Interface Board）。根據(jù)測(cè)試方案開發(fā)軟件程序，如果項(xiàng)目巨大會(huì)分成多個(gè)module由多名工程師合作完成。3和4一般會(huì)同步進(jìn)行。第3和4步準(zhǔn)備好后，就開始在tester上進(jìn)行調(diào)試，一般是在測(cè)試公司的demo room進(jìn)行。Bin1后release到工廠開始產(chǎn)線調(diào)試。以上各步驟偶爾會(huì)出現(xiàn)錯(cuò)誤，就需要不斷調(diào)整返回到出現(xiàn)錯(cuò)誤的地方更正。
芯片測(cè)試是一個(gè)比較大的問題，直接貫穿整個(gè)芯片設(shè)計(jì)與量產(chǎn)的過程中。首先芯片fail可以是下面幾個(gè)方面：
功能fail，某個(gè)功能點(diǎn)點(diǎn)沒有實(shí)現(xiàn)，這往往是設(shè)計(jì)上導(dǎo)致的，通常是在設(shè)計(jì)階段前仿真來對(duì)功能進(jìn)行驗(yàn)證來保證，所以通常設(shè)計(jì)一塊芯片，仿真驗(yàn)證會(huì)占用大約80%的時(shí)間。
性能fail，某個(gè)性能指標(biāo)要求沒有過關(guān)，比如2G的cpu只能跑到1.5G，數(shù)模轉(zhuǎn)換器在要求的轉(zhuǎn)換速度和帶寬的條件下有效位數(shù)enob要達(dá)到12位，卻只有10位，以及l(fā)na的noise figure指標(biāo)不達(dá)標(biāo)等等。這種問題通常是由兩方面的問題導(dǎo)致的，一個(gè)是前期在設(shè)計(jì)系統(tǒng)時(shí)就沒做足余量，一個(gè)就是物理實(shí)現(xiàn)版圖太爛。這類問題通常是用后仿真來進(jìn)行驗(yàn)證的。
生產(chǎn)導(dǎo)致的fail。這個(gè)問題出現(xiàn)的原因就要提到單晶硅的生產(chǎn)了。學(xué)過半導(dǎo)體物理的都知道單晶硅是規(guī)整的面心立方結(jié)構(gòu)，它有好幾個(gè)晶向，通常我們生長(zhǎng)單晶是是按照111晶向進(jìn)行提拉生長(zhǎng)。但是由于各種外界因素，比如溫度，提拉速度，以及量子力學(xué)的各種隨機(jī)性，導(dǎo)致生長(zhǎng)過程中會(huì)出現(xiàn)錯(cuò)位，這個(gè)就稱為缺陷。
缺陷產(chǎn)生還有一個(gè)原因就是離子注入導(dǎo)致的，即使退火也未能校正過來的非規(guī)整結(jié)構(gòu)。這些存在于半導(dǎo)體中的問題，會(huì)導(dǎo)致器件的失效，進(jìn)而影響整個(gè)芯片。所以為了在生產(chǎn)后能夠揪出失效或者半失效的芯片，就會(huì)在設(shè)計(jì)時(shí)加入專門的測(cè)試電路，比如模擬里面的testmux，數(shù)字里面的scan chain（測(cè)邏輯），mbist（測(cè)存儲(chǔ)），boundry scan（測(cè)io及binding），來保證交付到客戶手上的都是ok的芯片。而那些失效或半失效的產(chǎn)品要么廢棄，要么進(jìn)行閹割后以低端產(chǎn)品賣出。這些芯片fail要被檢測(cè)出來，就必須要進(jìn)行芯片測(cè)試了。
芯片測(cè)試在什么環(huán)節(jié)進(jìn)行?
DFT簡(jiǎn)而言之，DFT就是通過某種方法間接觀察內(nèi)部信號(hào)的情況，例如scan chain之類。然后通過特定的測(cè)試儀器來測(cè)試——這種儀器不是簡(jiǎn)單的示波器，它要能產(chǎn)生各種測(cè)試波形并檢測(cè)輸出，所以一套平臺(tái)大概要上百萬。而且這些DFT比較適合于小芯片，大芯片像CPU之類的還會(huì)使用內(nèi)建自測(cè)試（built-in self test），讓芯片自己在上電后可以執(zhí)行測(cè)試，這樣就大大減小了測(cè)試人員的工作量。DFT測(cè)試通過之后，就到正式的芯片測(cè)試環(huán)節(jié)了。 一般是從測(cè)試的對(duì)象上分為WAT、CP、FT三個(gè)階段，簡(jiǎn)單的說, 因?yàn)榉庋b也是有cost的, 為了盡可能的節(jié)約成本, 可能會(huì)在芯片封裝前, 先進(jìn)行一部分的測(cè)試, 以排除掉一些壞掉的芯片. 而為了保證出廠的芯片都是沒問題的, final test也即FT測(cè)試是最后的一道攔截, 也是必須的環(huán)節(jié)。 WAT: Wafer Acceptance Test，是晶圓出廠前對(duì)testkey的測(cè)試。采用標(biāo)準(zhǔn)制程制作的晶圓，在芯片之間的劃片道上會(huì)放上預(yù)先一些特殊的用于專門測(cè)試的圖形叫testkey。這跟芯片本身的功能是沒有關(guān)系的，它的作用是Fab檢測(cè)其工藝上有無波動(dòng)。因?yàn)榇S只負(fù)責(zé)他自己的工作是無誤的，芯片本身性能如何那是設(shè)計(jì)公司的事兒。只要晶圓的WAT測(cè)試是滿足規(guī)格的，晶圓廠基本上就沒有責(zé)任。如果有失效，那就是制造過程出現(xiàn)了問題。 WAT的測(cè)試結(jié)果多用這樣的圖表示:
CP:Circuit Probe，是封裝前晶圓級(jí)別對(duì)芯片測(cè)試。這里就涉及到測(cè)試芯片的基本功能了。不同項(xiàng)目的失效，會(huì)分別以不同顏色表示出來。失效的項(xiàng)目反映的是芯片設(shè)計(jì)的問題。 通過了這兩項(xiàng)后, 晶圓會(huì)被切割. 切割后的芯片按照之前的結(jié)果分類. 只有好的芯片會(huì)被送去封裝廠封裝. 封裝的地點(diǎn)一般就在晶圓廠附近, 這是因?yàn)槲捶庋b的芯片無法長(zhǎng)距離運(yùn)輸. 封裝的類型看客戶的需要, 有的需要球形BGA, 有的需要針腳, 總之這一步很簡(jiǎn)單, 故障也較少. 由于封裝的成功率遠(yuǎn)大于芯片的生產(chǎn)良品率, 因此封裝后不會(huì)測(cè)試. FT:Final test，封裝完成后的測(cè)試，也是最接近實(shí)際使用情況的測(cè)試，會(huì)測(cè)到比CP更多的項(xiàng)目，處理器的不同頻率也是在這里分出來的。這里的失效反應(yīng)封裝工藝上產(chǎn)生的問題，比如芯片打線不好導(dǎo)致的開短路。 FT是工廠的重點(diǎn)，需要大量的機(jī)械和自動(dòng)化設(shè)備。它的目的是把芯片嚴(yán)格分類。以Intel的處理器來舉例，在FinalTest中可能出現(xiàn)這些現(xiàn)象：
雖然通過了WAT，但是芯片仍然是壞的。
封裝損壞。
芯片部分損壞。比如CPU有2個(gè)核心損壞，或者GPU損壞，或者顯示接口損壞等。
芯片是好的，沒有故障。
那這里的FinalTest該怎樣做?
以處理器舉例，F(xiàn)inalTest可以分成兩個(gè)步驟：
自動(dòng)測(cè)試設(shè)備(ATE)
系統(tǒng)級(jí)別測(cè)試(SLT)
ATE負(fù)責(zé)的項(xiàng)目非常之多，而且有很強(qiáng)的邏輯關(guān)聯(lián)性。測(cè)試必須按順序進(jìn)行，針對(duì)前列的測(cè)試結(jié)果，后列的測(cè)試項(xiàng)目可能會(huì)被跳過。這些項(xiàng)目的內(nèi)容屬于公司機(jī)密，比如電源檢測(cè)，管腳DC檢測(cè)，測(cè)試邏輯(一般是JTAG)檢測(cè)，burn-in，物理連接PHY檢測(cè)，IP內(nèi)部檢測(cè)(包括Scan，BIST，F(xiàn)unction等)，IP的IO檢測(cè)(比如DDR，SATA，PLL，PCIE，Display等)，輔助功能檢測(cè)(比如熱力學(xué)特性，熔斷等)。SLT在邏輯上則簡(jiǎn)單一些，把芯片安裝到主板上，配置好內(nèi)存，外設(shè)，啟動(dòng)一個(gè)操作系統(tǒng)，然后用軟件烤機(jī)測(cè)試，記錄結(jié)果并比較。另外還要檢測(cè)BIOS相關(guān)項(xiàng)等。
WAT與FT比較
WAT需要標(biāo)注出測(cè)試未通過的裸片（die），只需要封裝測(cè)試通過的die。
FT是測(cè)試已經(jīng)封裝好的芯片（chip），不合格品檢出。WAT和FT很多項(xiàng)目是重復(fù)的，F(xiàn)T多一些功能性測(cè)試。WAT需要探針接觸測(cè)試點(diǎn)（pad）。測(cè)試的項(xiàng)目大體有：
開短路測(cè)試（Continuity Test）
漏電流測(cè)試（Stress Current Test）
數(shù)字引腳測(cè)試（輸入電流電壓、輸出電流電壓）
交流測(cè)試（scan test）功能性測(cè)試
具體芯片測(cè)試項(xiàng)目流程如下
接到客戶的芯片資料，通常是正在開發(fā)的芯片，資料嚴(yán)格保密，有時(shí)候芯片還在design階段就會(huì)開始聯(lián)系合作的測(cè)試公司開始準(zhǔn)備測(cè)試項(xiàng)目，以縮短整個(gè)開發(fā)周期；根據(jù)芯片資料設(shè)計(jì)測(cè)試方案（test plan），這個(gè)過程經(jīng)常會(huì)有芯片功能或者邏輯不明確的地方，所以需要與設(shè)計(jì)工程師反復(fù)溝通review。根據(jù)測(cè)試方案需要設(shè)計(jì)硬件接口電路板（DIB：Device Interface Board）。根據(jù)測(cè)試方案開發(fā)軟件程序，如果項(xiàng)目巨大會(huì)分成多個(gè)module由多名工程師合作完成。3和4一般會(huì)同步進(jìn)行。第3和4步準(zhǔn)備好后，就開始在tester上進(jìn)行調(diào)試，一般是在測(cè)試公司的demo room進(jìn)行。Bin1后release到工廠開始產(chǎn)線調(diào)試。以上各步驟偶爾會(huì)出現(xiàn)錯(cuò)誤，就需要不斷調(diào)整返回到出現(xiàn)錯(cuò)誤的地方更正。
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