PCB布局布線經驗技巧分享之三
81、怎樣能有效減少電路元件間的干擾影響，以及放大器如何布局才能最大限度的抑制紋波的引入？
減少干擾的原則是：
1、減少輻射端；
2、加強被干擾的隔離、屏蔽和退偶；
紋波減少的原則也是：
1、減少開關電源的紋波輸出；
2、足夠的退偶濾波；
82、6層設計時，層的分配技巧，那些走線要走中間層？
看你的設計了。原則是保證模擬信號線和模擬地有單獨兩層。
83、在模擬地和數字地相連時，采用的方法是否在數字地處接一個合適的磁珠到模擬地？那這個磁珠要怎么選呢？
磁珠主要是起到隔離高頻噪聲的作用，不同的磁珠濾波頻率不同，所以要根據板上噪聲的情況來選擇合適的器件。
84、請問對于高于5G以上的訊號布局有何要注意的地方?
既要考慮傳輸線效應，又要考慮寄生效應，還有EMI的問題。
85、電路中有高速邏輯器件時，最大布線長度為多大？
布線不怕長，就怕不對稱或者有比較大的差，這樣容易因為時延造成錯誤的邏輯。
86、在高速數字電路板中，有多個不同電壓值的電源，鋪電源平面時應該盡量采用多層電源平面還是在同一層電源平面上分開布置好？
可以在一個平面上多個電壓，注意之間隔離開。也可以把最重要的電源單獨走一層，這樣保證它不受其他電源干擾。
87、在走差分線的時候由于空間限制，不能完全等距等長，請問是等距優先還是等長優先？
等長可以保證阻抗匹配，但是不等距實際上對差分匹配也有影響，需要仿真測試。
88、在PCB布局中，如何減少電磁干擾？另外哪些模塊應該距離主控制芯片近一點？
對于主控制器，主要傳輸數字信號，所以模擬和電源部分應遠離控制器；對于減小電磁干擾，需要注意匹配，去耦，布局布線，分層等問題，建議參考一些資料。
89、考慮信號完整性時，如果只知道數字芯片的頻率是1GHZ，一般會估算他的上升時間是為周期的1/10，即0.1ns。有何依據嗎？
這是一個一般性原則，沿的速度取決于器件輸出口的速度。如果太慢會影響判決。再快了芯片工藝達不到了。
90、你好，請問ARM芯片提高電源的抗干擾，除了在電源輸入端接入TVS管之外，電源輸入端的輸入腳要接電感比較好，還是磁珠比較好
一般會使用磁珠。
91、你好，pcb板在線能不能仿真一下，也就是怎么驗證下板子有沒有問題，謝謝?
有些PCB軟件可以做一些走線檢查和完整性分析，例如cadence。
92、在pcb布線時有些人在信號的輸入輸出端串一個電阻進行端接，這個作用大嗎？要如何選擇這個電阻呢？那些地方需要這樣做呢？謝謝！
這要看串聯電阻的作用，有的是起到限流作用的，有的可能是做阻抗匹配。
93、對影響電源的高速脈沖串有什么好的抑制方案或者成比較系統的處理方法嗎？
您所謂的高速脈沖串，無非就是不同頻率的干擾信號，采用不同值的電容退偶。
94、高速PCB對板材有什么特殊要求沒有？
高頻電路對PCB材料有要求．在高頻下要考慮傳輸線效應。
95、關于信號線的阻抗匹配，請作點介紹和作法？
頻率較低場合，需要考慮信號線的寬度和電流的承載能力的關系，高頻時，需要考慮匹配等長等問題。
96、高頻信號線的抗干擾措施有哪些？布線時應注意哪些方面？
這個問題比較寬泛，很難一兩句話說清楚。
97、為什么高速信號不用分數字和模擬地？
因為驅動器端可以調整輸出相位差，PCB布局好了再調整就很難了，接收端直接輸入了，無法調整。
98、關于差分線的等長補償，您為何就直接建議在驅動器端補償呢？能解釋一下嗎？EricBogatin的書中也只是給出結論，但無解釋。
驅動端有些芯片有調整功能，PCB線設計好不容易改了，接受端直接輸入一般都沒有時延調整的功能。
99、在高頻選用制板材料時，介電常數是不是越小越好呢？謝謝！
意味著寄生電容小，然而對于信號線特征阻抗的設計時對介電常數是有要求的，不能一概而論。
100、多大頻率的晶振要考慮MCU與晶振間的走線方式？
晶振與MCU應盡量靠近，用最短的直線連接。
101、開關電源過來的直流電上面帶有100mv左右的噪聲，應該如何有效地濾除？
可以考慮加一級調制器LDO產品穩定電源，或者考慮適當的去耦電容濾除紋波。
102、模擬電源是否也可以鋪平面，是否和地的作用相同？
電源當然可以鋪平面。若不能鋪平面，電源線要盡量粗。
103、請問專家，兩層電路板的覆銅，什么時候選擇兩面均覆，什么時候僅選擇一面覆銅呢？
如果能保證一面是全地平面的話，可以只鋪一層。
104、請問在高頻（1GHz以上）板的設計中，過孔的大小及過孔間距有什么要求？阻抗匹配時需要考慮到的因素有哪些？板材需要注意么？差分走線與地平面的距離有什么注意事項？
如何需要綜合考慮以上指標，建議做整體的電路仿真和調試，寄生效應會影響仿真效果，需要進行反復驗證和嘗試。
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