芯片設計，AI僅需6小時
2020-4-24 10:21:00??????點擊：
谷歌公司的Jeff Deam日前在一篇預印版論文中表示，他們團隊描述了一個基于學習的方法，是的芯片設計可以從過去的經驗中學習，并隨著時間的推移提高，生成更好的架構。他們聲稱這平均可以在6個小時內完成設計，這比人工研究需要花費數周的時間要快得多。
盡管這項工作并非完全新穎，它是基于Google工程師在3月發表的一篇論文中提出的技術，但它的先進性在于，它意味著片上晶體管的放置可以在很大程度上實現自動化。如果Google研究人員的技術可以公開使用，那么它可以使現金短缺的初創公司開發自己的芯片用于AI和其他專門用途。而且，它可以幫助縮短芯片設計周期，從而使硬件更好地適應快速發展的研究。
“基本上，根據現在的設計流程，您現在可以使用一些設計工具來進行一些布局，但是您需要人工布局和布線專家與這些設計工具一起進行很多次重復的迭代，” Dean去年在接受采訪時表示。“從您想要設計開始，到將其實際物理布局在芯片上，并在面積，功率和導線長度上有適當的限制，再到可生產，這是一個數周的過程，” Dean說?！拔覀兓旧峡梢該碛幸粋€機器學習模型，該模型可以學習玩特定芯片的[組件]放置游戲?！?br /> 據介紹，他們這個方法旨在將邏輯門，存儲器等的“網表”圖放置在芯片畫布上，以使該設計優化功率，性能和面積（PPA），同時遵守對放置密度和布線擁塞的限制。這些圖的大小范圍從成千上萬個群集中的數百萬個節點到數十億個節點不等，通常，評估目標指標需要數小時到一天的時間。
研究人員設計了一個框架，該框架可以指導經過強化學習訓練的agent來優化芯片位置。（激勵learning agents 通過獎勵來實現目標；在這種情況下，agent學習進行放置以使累積獎勵最大化）。
在實踐中，上述代理從空芯片開始依次放置組件，直到完成網表為止。為了指導代理選擇首先放置哪些組件，請按大小遞減的順序對組件進行排序；首先放置較大的組件可減少以后沒有可行放置的機會。
谷歌公司日前在一篇預印版論文中表示，他們團隊描述了一個基于學習的方法，是的芯片設計可以從過去的經驗中學習，并隨著時間的推移提高，生成更好的架構。他們聲稱這平均可以在6個小時內完成設計，這比人工研究需要花費數周的時間要快得多。
盡管這項工作并非完全新穎，它是基于Google工程師在3月發表的一篇論文中提出的技術，但它的先進性在于，它意味著片上晶體管的放置可以在很大程度上實現自動化。如果Google研究人員的技術可以公開使用，那么它可以使現金短缺的初創公司開發自己的芯片用于AI和其他專門用途。而且，它可以幫助縮短芯片設計周期，從而使硬件更好地適應快速發展的研究。
“基本上，根據現在的設計流程，您現在可以使用一些設計工具來進行一些布局，但是您需要人工布局和布線專家與這些設計工具一起進行很多次重復的迭代，” Dean去年在接受采訪時表示。“從您想要設計開始，到將其實際物理布局在芯片上，并在面積，功率和導線長度上有適當的限制，再到可生產，這是一個數周的過程，” Dean說?！拔覀兓旧峡梢該碛幸粋€機器學習模型，該模型可以學習玩特定芯片的[組件]放置游戲?！?br /> 據介紹，他們這個方法旨在將邏輯門，存儲器等的“網表”圖放置在芯片畫布上，以使該設計優化功率，性能和面積（PPA），同時遵守對放置密度和布線擁塞的限制。這些圖的大小范圍從成千上萬個群集中的數百萬個節點到數十億個節點不等，通常，評估目標指標需要數小時到一天的時間。
研究人員設計了一個框架，該框架可以指導經過強化學習訓練的agent來優化芯片位置。（激勵learning agents 通過獎勵來實現目標；在這種情況下，agent學習進行放置以使累積獎勵最大化）。
在實踐中，上述代理從空芯片開始依次放置組件，直到完成網表為止。為了指導代理選擇首先放置哪些組件，請按大小遞減的順序對組件進行排序；首先放置較大的組件可減少以后沒有可行放置的機會。
盡管這項工作并非完全新穎，它是基于Google工程師在3月發表的一篇論文中提出的技術，但它的先進性在于，它意味著片上晶體管的放置可以在很大程度上實現自動化。如果Google研究人員的技術可以公開使用，那么它可以使現金短缺的初創公司開發自己的芯片用于AI和其他專門用途。而且，它可以幫助縮短芯片設計周期，從而使硬件更好地適應快速發展的研究。
“基本上，根據現在的設計流程，您現在可以使用一些設計工具來進行一些布局，但是您需要人工布局和布線專家與這些設計工具一起進行很多次重復的迭代，” Dean去年在接受采訪時表示。“從您想要設計開始，到將其實際物理布局在芯片上，并在面積，功率和導線長度上有適當的限制，再到可生產，這是一個數周的過程，” Dean說?！拔覀兓旧峡梢該碛幸粋€機器學習模型，該模型可以學習玩特定芯片的[組件]放置游戲?！?br /> 據介紹，他們這個方法旨在將邏輯門，存儲器等的“網表”圖放置在芯片畫布上，以使該設計優化功率，性能和面積（PPA），同時遵守對放置密度和布線擁塞的限制。這些圖的大小范圍從成千上萬個群集中的數百萬個節點到數十億個節點不等，通常，評估目標指標需要數小時到一天的時間。
研究人員設計了一個框架，該框架可以指導經過強化學習訓練的agent來優化芯片位置。（激勵learning agents 通過獎勵來實現目標；在這種情況下，agent學習進行放置以使累積獎勵最大化）。
在實踐中，上述代理從空芯片開始依次放置組件，直到完成網表為止。為了指導代理選擇首先放置哪些組件，請按大小遞減的順序對組件進行排序；首先放置較大的組件可減少以后沒有可行放置的機會。
培訓Agent需要創建一個10,000個芯片放置的數據集，其中輸入是與給定放置相關的狀態，而標簽是放置的獎勵（即，線長和擁塞）。研究人員通過首先選擇五個不同的芯片網表來構建它，并應用AI算法為每個網表創建2,000個不同的布局。
在實驗中，報告說，當他們在更多芯片上訓練框架時，他們能夠加快訓練過程并更快地產生高質量的結果。實際上，他們聲稱，與領先的基準相比，它在生產中的Google張量處理單元（TPU）（Google的定制設計的AI加速器芯片）上實現了卓越的PPA。
研究人員總結道：“與現有的從頭開始優化每個新芯片的位置的方法不同，我們的工作利用從放置以前的芯片獲得的知識來使其隨著時間的推移變得更好?！?“此外，我們的方法可以直接優化目標指標，例如線長，密度和擁塞，而不必像其他方法一樣定義……這些功能的近似值。我們的公式不僅使新的成本函數在可用時易于整合，而且還使我們能夠根據給定芯片塊的需求（例如，時序關鍵或功耗受限）來權衡它們的相對重要性?！?
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